台積電二奈米正式進入放量，先進封裝也同步加速升級。從N2、A16到CoWoS、SoIC與CoPoS，AI晶片競爭正從製程微縮一路延伸至系統整合。伴隨資本支出持續擴張，設備、材料、封測等供應鏈，也迎來下一波成長機會。 文／吳旻蓁 當全球半導體產業全面迎向ＡＩ時代，先進製程的競賽，也開始出現新的變化。過去幾十年，晶片產業幾乎沿著摩爾定律一路向前，誰能把電晶體做得更小、更密，誰就有機會取得效能與成本優勢。但到了ＡＩ時代，單靠製程微縮已經愈來愈難滿足晶片設計需求。原因很直接。現在一顆高階ＡＩ晶片，不只有ＧＰＵ或ＣＰＵ，還要整合多顆高頻寬記憶體（ＨＢＭ），甚至將不同功能的Chiplet小晶片封裝在一起。晶片愈做愈複雜，半導體競爭也不再只是幾奈米的較量。 對台積電來說，二奈米因此不只是三奈米之後的下一個製程節點，而是另一個更大的起點。二五年第四季N2製程正式進入量產，二六年開始加速爬坡，新竹與高雄二奈米產能陸續開出。與過往先進製程主要由智慧型手機率先採用不同，這一輪二奈米需求，同時來自行動裝置、高效能運算與ＡＩ。 台積電跨進2奈米世代 N2效能升、功耗最高降3成 二奈米最大的技術變化，首先發生在電晶體本身。從十六奈米一路到三奈米，台積電長期採用FinFET鰭式場效電晶體，透過立體鰭狀結構，加強閘極對電流的控制。但製程持續微縮後，FinFET面對的漏電、功耗與效能問題也愈來愈難處理。到了二奈米，台積電正式跨入奈米片電晶體（Nanosheet）世代。 奈米片架構讓閘極能更完整包覆電流通道，提高對電流的控制能力，也讓晶片在持續縮小尺寸的同時，進一步改善效能與功耗。根據台積電公布的技術資料，相較N3E製程，N2在相同功耗下，速度可提升約十至十五％；若維持相同速度，功耗則可下降約二五至三○％，晶片密度也可再提升逾十五％。 效能與功耗改善的改善對ＡＩ晶片來說尤其重要，因為現在ＡＩ資料中心最棘手的問題之一，已經不只是晶片夠不夠快，而是電力跟不跟得上。資料中心大量部署ＡＩ加速器，單顆晶片即使只省下一部分功耗，放大到整座機房後，累積下來就是可觀的用電與散熱成本。更重要的是，在電力供應有限的情況下，晶片愈省電，也代表同樣的電力可以塞進更多算力。 AI拚的不只算力 「每瓦效能」成先進製程新戰場 因此，先進製程的價值正在改變。過去市場最在意的是速度提高多少，如今「每一瓦電可以換到多少算力」，愈來愈成為ＡＩ晶片的重要指標。這也讓二奈米不只是一次製程升級，而是直接切進ＡＩ資料中心最現實的電力問題。 N2只是第一棒！N2P、A16接力 2奈米家族全面成形 台積電對二奈米的布局，也不只停在N2。回頭看五奈米、三奈米，台積電向來不是只推出單一製程，而是隨著不同客戶與應用需求，延伸出一整個製程家族。二奈米也走上同樣的路。率先量產的是N2，接下來則有強化效能與功耗表現的N2P，以及主攻高效能運算市場的A16。N2P/A16皆規劃於二六年下半年量產，讓智慧型手機、ＣＰＵ、ＡＩ加速器等不同產品，都可以在二奈米平台上找到適合的製程。 A16導入背面供電 AI、HPC晶片再迎關鍵升級 其中，A16的變化又比N2P更進一步。除了採用奈米片電晶體，A16另一項關鍵技術，就是超級電軌（Super Power Rail; SPR）。過去晶片正面同時要處理訊號傳輸與供電，電晶體愈密，金屬線路也愈複雜。A16則把部分供電網路移到晶圓背面，讓電力與訊號各走各的路，減少彼此干擾，也替晶片正面騰出更多空間。 對ＡＩ與ＨＰＣ晶片而言，背面供電的重要性尤其突出。因晶片整合大量運算核心，供電需求高、訊號線路複雜，如何降低供電損耗、把電力穩定送到各個運算單元，本身就是設計難題，因此背面供電的價值，也在高階運算晶片上更加突出。台積電預估，相較N2P，A16在相同電壓下速度可再提升約八至十％；若維持相同速度，功耗可下降約十五至二○％，晶片密度最高可提升至約一．一倍。由此，從N2到N2P，再到A16，可以看出二奈米不會只是一代產品，而可望成為台積電未來數年的先進製程主力平台。 台積電資本支出衝600億美元 設備、材料、封測跟著吃紅利 對此，也可見台積電資本支出持續擴張。其七月再將今年資本支出上修至六○○億至六四○億美元，其中約七○至八○％投入先進製程，約十％投入特殊製程，另有約十至二○％投入先進封裝、測試、光罩及其他項目。而隨著先進製程往前推進，不只是ＥＵＶ曝光機價格愈來愈高，薄膜沉積、蝕刻、清洗、研磨、量測乃至廠務系統等，都必須同步升級。（全文未完） 文章授權：《先探投資週刊2424期》
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