三星制定“三阶段HBM路线图”

三星在Hot Chips大会上发布三阶段HBM演进路线图，目标直指将DRAM垂直堆叠于计算芯片之上的“zHBM”架构。三星称，zHBM相比HBM4E可实现70%功耗降低、230%带宽提升，并为GPU额外释放100W热功耗余量。

近日，在Hot Chips技术大会上，三星DRAM设计团队的Sangwook Han发表演讲，正式披露三星HBM演进的三阶段路线图。这一路线图的终点，是一种名为zHBM的全新架构——将DRAM直接垂直堆叠在GPU、TPU等计算芯片之上，彻底取消2.5D中介层（interposer）。

据wccftech 8月23日报道，三星方面表示，相较于标准HBM4E，zHBM方案宣称可实现70%的功耗降低、230%的DRAM带宽提升，以及每个DRAM模组节省100W功耗，同时为GPU释放8.3%的额外功率空间。

HBM是什么，瓶颈在哪里

HBM，即高带宽内存，是目前AI训练和推理系统中最关键的存储组件之一。它由两类芯片构成：

C-die（核心芯片）：包含DRAM存储单元，可垂直堆叠最多16层

B-die（基础芯片/Base Die）：位于整个堆叠结构底部，负责处理各类DRAM控制功能，并通过PHY（物理接口层）与GPU等计算芯片通信

两者之间通过TSV（Through-Silicon Via，硅通孔）连接——这是一种穿透芯片的垂直导电通道。

据Wccftech报道，当前HBM4每个堆叠的带宽已超过3TB/s，HBM4E进一步推进至4TB/s区间，HBM5则在HBM4基础上将带宽翻倍，容量超过60GB。