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比GAA更關鍵？台積電2奈米真正王牌！晶背供電BSPDN決定下一代晶片勝負？

外来客 • 2026-09-28 22:32:03

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🏭 先进制程技术转型背景

  • 产业正处于关键转折点，20nm以下采用FinFET，3nm以下需导入GAAFET（环绕栅极晶体管）与BSPDN（晶背供电网络）。
  • 台积电在FinFET领域领先，但SRAM缩小技术已停滞，未来2-3年必须依靠GAAFET和BSPDN维持优势。
  • Intel因10nm节点技术困难失去领先，目前处于复苏阶段；Rapidus作为日本支持的新创公司可能成为新竞争者。

⚡ 晶背供电网络核心原理

  • BSPDN将粗电源线从晶圆正面移至背面，释放正面空间用于细讯号线，解决金属导线缩小比晶体管更难的困境。
  • 互联导线间距从2000年的800nm缩小至2026年的10nm，层数从5层增至15层以上，导致成本上升与性能下降。
  • 该架构允许标准逻辑单元高度从6T缩小至5T或更短，减少对昂贵微影技术的依赖。

📊 供电效率与性能提升

  • 路径缩短：3nm制程正面供电需穿越15层金属，BSPDN仅需5层或更少，大幅降低电阻与能量损耗。
  • 电阻缓解：铜线宽小于100nm时电阻指数级上升，BSPDN使用更厚粗导线缓解高电阻导致的能耗与热源问题。
  • 整体效益：在高效能运算设计中，相较于传统正面供电，可提升约15-20%的功耗效率。

🛠️ 三种技术路线对比

  • 埋入式电源轨道 (BPR)：制程最简单但面积缩小有限（减少1T/15%）。需在前段制程使用金属，存在污染风险且对位要求高，量产可能性低。
  • 电源金属柱 (PowerVR)：Intel采用方案。跳过前段电源轨道沉积，避免金属污染；通过自对准设计简化流程，节省设备成本并提高良率。
  • 直接背面接点 (DBC)：台积电与三星采用方案。缩小效果最佳但制程最复杂。要求叠对精度小于5nm，需使用EUV或多重曝光技术，制造难度最高。

📅 厂商路线图与竞争格局

  • 台积电：2025年量产N2，2026年量产N2B及A16（采用GAAFET+BSPDN）。
  • Intel：2024下半年取消20A；2025年中量产18A，2027年中量产14A，均采用GAAFET与电源金属柱技术。
  • 三星：2025年量产SF2，2026下半年量产SF2P/SF2X，2027下半年量产SF2Z（采用GAAFET+DBC）。
  • Rapidus：预计2027年量产2nm制程，暂无BSPDN计划。

🔮 未来技术演进趋势

  • 晶片背面结构复杂度将增加，不仅限于供电，还可能整合时脉传输及MIM电容等元件。
  • Intel已展示在晶圆背面导线重布层中整合金属绝缘体金属电容的技术。
  • 预计从1.4nm节点后，背面线路将支持堆叠式互补型晶体管，实现完整缩小效果。

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