HBM要被取代了嗎？英特爾聯手軟銀押注Z型記憶體ZAM！厲害在哪？ft.Ansys Simulati
外来客 • 2026-08-19 11:10:58
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🧠 核心观点与战略背景
- 打破供应链垄断：HBM（高带宽内存）市场目前由SK海力士、三星电子和美光科技严格掌控，导致2024至2026年间AI供应链出现结构性失调，算力充足但内存受限，价格大涨。
- 平台控制权争夺：Intel与软银合作成立Sign Memory公司，旨在摆脱对韩国内存厂商的依赖，避免AI运算节奏被外部资本支出周期制约。
- 基础设施对冲：ZAM（Z型夹角内存）被视为一种基础设施对冲机制，目的是打破对HBM单一路径的依赖，解决散热、供应及投资回报率（ROI）周期不可预测的问题。
- 商业化目标：Sign Memory计划于2027年推出原型产品，2029年实现商业化，目标是将功耗降至现有HBM产品的一半。
🏗️ ZAM技术创新与架构
- 非TSV路径：ZAM定义了一条非硅通孔（TSV）的高频宽内存路径，核心概念是“不要到处钻孔，而是建立一条中央主干道”。
- 单一通道架构：采用单一中央通道传输电源和信号，取代HBM的风潮式TSV网络。此举使DRAM有效存储面积提升30%以上，缩短信号路径，降低延迟，并增强机械结构稳定性以支持更高堆叠。
- 原生热管效应：中央通道类似垂直热管，使核心热量更易导出。实验数据显示，在相同负载下，ZAM功耗可能仅为HBM的50%，实现机架密度等级的改变。
- 垂直堆叠封装：Intel专利展示了一种高容量垂直堆叠架构，通过垂直导线重布层（RDL）与水平导线重布层经由横截面互相连接，实现水平与垂直晶片的混合堆叠，大幅增加DRAM容量。
⚠️ HBM的本质限制
- 结构限制：HBM依赖数千个TSV进行垂直互联，占用宝贵硅面积，降低实际可用内存密度。高TSV密度削弱晶圆机械强度，增加翘曲、应力集中和破裂风险，导致堆叠高度增加时良率急剧下降。
- 热限制：当堆叠层数增加至12层、16层或更多时，中间晶片形成“热死区”。热量需穿越多层低导热材料排出，造成温度梯度和热点，迫使频率降低或进行严格热节流。
- 功耗限制：信号经由微凸块、RDL或TSV传输，每层增加电阻、电容和寄生电感。I/O功耗随带宽提升快速上升，成为系统总功耗的重要部分，降低整体能源效率。
- 带宽瓶颈：HBM3E使用1024个TSV，HBM4使用2048个TSV。由于静态功耗过高，终端电阻受限，I/O电容需最小化。因此，新一代产品增加的是I/O接口数量而非单接口速率（约8-10Gbps），总带宽翻倍主要靠接口数增加。
📊 关键事实与数据
- HBM产能控制：HBM供应紧张，扩产周期缓慢，导致2024-2026年AI供应链反复出现结构性失调。
- TSV数量对比：HBM3E具有1024个TSV，HBM4具有2048个TSV。
- 功耗目标：Sign Memory与Intel的目标是将ZAM功耗降至现有HBM产品的一半。
- 存储面积提升：ZAM单一通道架构使DRAM有效存储面积提升30%以上。
- 时间线：Sign Memory成立于2024年12月，2027年推出原型，2029年商业化。
- 技术合作：Intel长期与桑迪亚国家实验室合作开发次世代DRAM结合技术（NGDB），旨在消除带宽与容量之间的权衡限制。
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